Базовый логический элемент ТТЛ
Большинство ИМС серий ТТЛ выполнено на комбинации 2-х базовых схем:
Рис.2. Принципиальная электрическая схема ЛЭ И-НЕ ТТЛ.
Схема представлена последовательным соединением 3-х каскадов:
I – входного многоэмиттерного транзистора VT1 с резистором R1 и диодами VD0?VDn-1- реализует логическую операцию И.
II – фазорасщепитель на транзисторе VT2, резистор R2 и цепи нелинейной коррекции R3 R4 VT3.
III – двухтактный выходной усилитель на транзисторах VT4 и VT5, резистор R5 и диоде DVn
-- - При наличии на обоих входах сигнала высокого уровня (лог. 1), оба база-эмитторных перехода транзистора VT1 закрыты. За счет токов утечки потенциал в т.А увеличиваются и становятся достаточными для открытия транзистора VT2. При протекании тока по цепи R2, VT2, R4 возникает условие для открытия транзистораVT3, через который также начинает протекать ток. При этом потенциал в т.В и т.С практически выравнивается. Потенциал в т.С является достаточным для открытия транзистора VT5. Потенциал в т.В недостаточен для открытия транзистора VT4. В результате открывается нижний выход каскадного элемента и на выходе устанавливается уровень логического нуля.
-- - При наличии логического нуля на любом из входов, возникает условие для открытия одной из база-эмитторных переходов транзистора VT1, что приводит к открытию данного транзистора. В результате потенциал в т.А понижается, его уровень становиться недостаточным для открытия транзистора VT2. В результате потенциал в т.В оказывается додостаточно высоким, а в т.С – низким, поэтому транзистор VT5 закрывается, а транзистор VT4 открывается. Возникает путь для протекания тока, и на выходе микросхемы через VT4 устанавливается уровень лог.1.
Рис.3. Принципиальная электрическая схема расширителя по ИЛИ ТТЛ.
По сути повторяет первые 2 каскада элемента И-НЕ и содержит:
- многоэмиттерный транзистор VT1
- резистр R1
- транзистор VT2 фазорасщепителя
Объединение логического элемента И-НЕ и расщепителя по ИЛИ путем соединения точки а и точки б позволяет получить логический элемент, реализующий последовательность операций И-ИЛИ-НЕ.
Рассмотрим работу БЛЭ И-НЕ в ТТЛ:
Предположим, что хотя бы на 1 вход подано U=лог.0 многоэмттерный транзистор VT1 насыщен током, U на его коллекторе мало отличается от 0.
VT2- заперт, т.к. эмиттерный ток VT2?0 В и VT5 – заперт.
Ток, протекающий через R2 втекает в базу VT4, насыщая его. На выходе Y присутствует U?Uп.
Предположим, теперь что на все входы подана лог.1. Все эмиттерные переходы транзистора VT1 заперты.
При этом по цепи:R1 – коллекторный переход VT1- эмиттерные переходы VT2 и VT5 – будет протекать ток.
Этот ток насытит VT2 и VT5 и на выходе Y установится низкое U=U насыщения VT5=U лог.0
Особенности применения БЛЭ ТТЛ:
1.Неиспользуемые входы надо подключить через Rдоп к выводу +Uп
, где n-число входов, подключаемых к резистору.
Как правило Rдоп=1 кОм.
2.Выходы ТТЛ нельзя объединять , т.к. при этом появляется большая нагрузка на R5, VT4 ИМС выходит из строя.
Разновидности элементов ТТЛ
Для расширения функциональных возможностей ИМС построенных на ТТЛ в состав включены специализированные элементы:
- элемент И-НЕ с открытым коллектором.
Схемотехническое отличие от стандартного элемента ТТЛ в III каскаде однотактный усилитель мощности без своего сопротивления R5, VT4 и диода VDn.
Применение: для согласования с внешним исполнительным или индикаторным устройством.
Допускается параллельное включение выходов. Можно подключить выходы к общей нагрузке. При этом относительно каждого выходных сигналов каждого элемента реализуется лог. операция И: Y=y1.y2…..yn, которая в данном случае называется монтажное И.
- элемент И-НЕ с повышенной нагрузочной способностью.
Применение: используется когда коэффициента разветвления стандартной ТТЛ не достаточно для передачи выходного сигнала всем потребителям.
Краз выше примерно в 3 раза от стандартных ИМС. Схемотехническое отличие от стандартного элемента в III каскаде: для высокой мощности сигнала лог.1 используется схема составного транзистора VT4.
- элемент И-НЕ с третьим (высокоимпедансным) состоянием.
Применение: для совместной работы с несколькими элементами на общую шину. Элемент содержит дополнительный вход – вход управления третьим состоянием.
Чаще всего вход инверсный, назовем его ЕО (Enable Output). Схемотехническое отличие от стандартного элемента в I и II каскадах.
Когда Е=1 – транзисторы VT4 и VT5 – заперты, на выходе нет U , т.е. он отключен.
Когда Е=0 элемент работает в обычном режиме как стандартный.
Поэтому объединять выходы элементов с третьим состоянием можно только при условии что сигналы на выходах будут не одновременно на всех выходах, а последовательно
Активным передающим должен быть один элемент. Схема (см.выше) позволяет расширять число входов логического элемента. Это наиболее простое решение, но для повышения быстродействия увеличение числа входов логических элементов выполняют при помощи специальной микросхемы-расширителя.
Пример:
Все расширители имеют обозначения ЛД.
Базовый логический элемент КМОП
Uпит не фиксированное Uпит.=3÷15 В. Не все серии. Чем выше Uпит, тем больше зона отображения логического 0 и логической 1 и выше помехоустойчивость.