Оперативные ЗУ

ЗУ с одномерной адресацией (линейная адресация)
ЗУ с двумерной адресацией

ОЗУ используется для оперативного хранения информации в процессе работы устройства.
В статических ОЗУ записанная информация  постоянно хранится в выделенном для нее месте и не разрушается при ее считывании.
Разрушение информации возможно  при принудительном стирании , при отключении напряжения питания.
В динамических ОЗУ информация  постоянно циркулирует в массиве, отведенном для ее хранения.
Разрушение информации возможно при считывании информации, при отключении напряжения питания.
Для сохранения информации ее надо перезаписать.
Основное требование  к ОЗУ – максимальное быстродействие при заданных объеме и организации.

ЗУ с одномерной адресацией (линейная адресация)

При одномерной адресации адрес выбирается сразу и целиком.
Как уже отмечалось ранее, в ЗУ с произвольным доступом для хранения каждого бита информации используется отдельный ЭЗЭ. В зависимости от способа нахождения нужного элемента в массиве других однотипных элементов различают структуру с одномерной (линейной) и двумерной адресацией.

Рис.5. ЗУ с одномерной адресацией (линейная адресация)

На рисунке (выше) приведена структурная схема ЗУ (М=16, организация 4х4) с одномерной адресацией. Данная структура содержит матрицу 4х4 ЭЗЭ, каждый из которых снабжен тремя выводами: входом информации (IN)выходом информации (OFF) и   входом разрешения работы – выбора кристалла (ES- ciment select), дешифратор адреса, входные и выходные ключи на элементах  2И.
Если на вход дешифратора подано некоторое адресное слово, на соответствующем его выходе формируется сигнал лог.1, который выбирает все ЭЗЭ, расположенные в одной из строк матрицы. Дальнейшая работа устройства зависит от того, какой режим работы задан управляющими сигналами. Если подан сигнал «чтение» (), то информация из выбранных ячеек подается на первые входы выходных элементов 2И. На вторые входы этих ключей подан единичный (пассивный) логический сигнал. Информация, хранившаяся в выбранных ЭЗЭ, попадает на выходные выводы DO0, DO1, DO2, DO3.
Если на схему подан сигнал «запись» (), то информация с входных шин
DO0, DO1, DO2, DO3 через входные элементы 2И подается на входы ЭЗЭ и записывается в них. Особенностью данной структурной схемы является одновременная запись и считывание информации, хранящейся в строке матрицы ЭЗЭ. Поэтому при заданной разрядности хранимого слова наращивание объема памяти может выполняться только за счет увеличения числа строк матрицы. Это, в свою очередь, ведет к значительному увеличению количества выходов дешифратора, т.е. к усложнению аппаратной реализации.
С точки зрения упрощения, дешифратора желательно выполнять матрицу ЭЗЭ квадратной. Однако при использовании рассмотренной структуры это предполагает увеличение разрядности выходного слова.
Решить это противоречие можно, если в качестве входных и выходных ключей ИС использовать соответственно схемы демультиплексоров и мультиплексоров. Применительно к ЗУ их принято называть селекторами. При этом часть разрядов адресного слова используется при управления селекторами.
Структурная схема ЗУ с организацией 256х4, реализующая описанный принцип, показана ниже. Она включает матрицу ЭЗЭ размером 32х32 элемента, дешифратор адреса, входной и выходной селекторы и элементы управления режимами чтения-записи. Каждый ЭЗЭ снабжен тремя выводами: входом и выходом информации и выводом разрешения работы
(выборки)

Управление доступом к такому объему информации требует подачи на вход ЗУ 256 различных адресов, т.е. предполагает использование 8-разрядного слова. Младшие его разряды (А4…А0), поступая на дешифратор адреса, выбирают из матрицы одну из 32 строк ЭЗЭ. При этом информация в зависимости от заданного режима работы может либо считываться () во все элементы выбранной строки. Выбор нужных ЭЗЭ производится соответственно либо входным, либо выходным селекторами, которые в зависимости от значения старших разрядов адреса (А7…А5) выбирают строки нужные элементы.
Очевидно, что описанные структуры выгодно использовать при одновременной записи-считывании информационных слов большой разрядности. В противном случае практическая реализация данных структур приводит к большим аппаратным затратам.

ЗУ с двумерной адресацией

   При необходимости побитовой записи –считывания информации применяют структуру памяти с двумерной адресацией.
Данная структура содержит матрицу ЭЗЭ, статический регистр адреса, дешифраторы строки и столбца, усилители записи и считывания, входной и выходной буферные триггеры. Однако, в отличие от схемы рис.2, каждый ЭЗЭ матрицы содержит не один, а два вывода разрешения работы (ЕS1 и ES2). При этом информационные выводы p1 b p2 являются обратимыми, т.е. позволяют как записывать так и считывать информацию. Для выбора нужной ячейки на оба входа ES необходимо подать активные логические уровни.
Цепи управления матрицей ЭЗЭ обеспечивают реализацию одного из трех режимов работы:

- хранения, при котором ЭЗЭ отключены от входа и выхода ИС;
- чтения, при котором информация из ЭЗЭ , выбранного по соответствующему адресу, выдается на выход ИС;
- записи, при которой информация со входа ИС записывается по указанному адресу.
Каждому ЭЗЭ матрицы присваивается определенный адрес, поиск которого производится указанием номеров соответствующих строки и столбца. Эти номера формируются на выходах дешифраторов. Адрес ЭЗЭ в виде двоичного числа принимается по адресной шине регистром адреса. Число строк и столбцов матрицы ЭЗЭ обычно выбирается равным целой степени числа 2, причем общий объем памяти определяется произведением числа строк  (Nстр) на число столбцов Nстолб:
М= Nстр Nстолб=2ⁿ¹2ⁿ²=2ⁿ¹⁺ⁿ²
Где n=n1+n2 – число разрядов регистра адреса.
Допустим, как и в схеме рис 3, М=2¹⁰=1024 (1К).Однако, так как в этом случае организации памяти 1Кх1, то для доступа ко всей хранящейся информации необходимо 10-разрядное адресное слово (А9…А0), т.е. n=10. Если выбрать n1=n2=5, число строк и столбцов будет равно 32 и матрица ЭЗЭ будет квадратной.
Разряды регистра адреса делятся на две группы: одна (n1) определяет двоичный адрес строки(RA), другая (n2) – двоичный адрес столбца (СА). Каждая группа разрядов адреса подается на соответствующий дешифратор (строк и столбца). Выходные сигналы дешифраторов выбирают требуемый ЭЗЭ из матрицы.
При чтении ( ) содержимое этой ячейки через усилитель считывания выводится в выходной триггер.
Режим записи устанавливается путем подачи в усилитель записи сигнала разрешения( ).Этот сигнал открывает усилитель записи, и бит входной информации поступает на внутреннюю шину ИС, с которой переписывается в выбранный по соответствующему адресу  ЭЗЭ.
Указанные процессы считывания-записи могут осуществляться только в случае, если на вход CS, соединенный с входом стробирования дешифратора строки, подан разрешающий сигнал. Обычно это сигнал лог.0.При отсутствии этого сигнала работа дешифратора строки блокируется, что эквивалентно запрещению выборки ЭЗЭ по указанному адресу. В этом случае ИС находится в режиме хранения информации и ее выходы отключены от матрицы ЭЗЭ.
Рассмотренная организация памяти обеспечивает хранение 2ⁿ х1 кодовых слов, т.е. заданному адресу соответствует один бит информации. Использование метода двумерной адресации позволяет максимально упростить схему ИС, что при заданной площади кристалла является предпосылкой получения максимально больших объемов памяти.

Вернутся к содержанию...